Adrian Frischknecht

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Adrian Frischknecht
Universität Tübingen
Fachbereich Informatik
Lehrstuhl Eingebettete Systeme
Sand 13
72076 Tübingen

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Büro: Sand 13, B205
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Veröffentlichungen

2022

Hardware Accelerator and Neural Network Co-Optimization for Ultra-Low-Power Audio Processing Devices

by Christoph Gerum, Adrian Frischknecht, Paul Palomero Bernardo, Tobias Hald, Konstantin Lübeck, and Oliver Bringmann
In 2022 25th Euromicro Conference on Digital System Design (DSD), pages 1-8, 2022.

Keywords: Machine Learning, Neural Networks, AutoML, Neural Architecture Search

2021

Dynamic Range and Complexity Optimization of Mixed-Signal Machine Learning Systems

by Naci Pekcokguler, Dominique Morche, Adrian Frischknecht, Christoph Gerum, Andreas Burg, and Catherine Dehollain
In 2021 IEEE International Symposium on Circuits and Systems (ISCAS), pages 1-5, 2021.

Keywords: keyword spotting, analog feature extraction, machine learning classiﬁer, dynamic range reduction, system complexity optimization

Behavior of Keyword Spotting Networks Under Noisy Conditions

by Anwesh Mohanty, Adrian Frischknecht, Christoph Gerum, and Oliver Bringmann
In International Conference on Artificial Neural Networks (ICANN), 2021.

Keywords: Keyword spotting, High noise conditions, Adaptive batch normalization, Sinc convolution network, Temporal convolution ResNet.

Automated HW/SW Co-Design for Edge AI: State, Challenges and Steps Ahead

by Oliver Bringmann, Wolfgang Ecker, Ingo Feldner, Adrian Frischknecht, Christoph Gerum, Timo Hämäläinen, Muhammad Abdullah Hanif, Michael J. Klaiber, Daniel Mueller-Gritschneder, Paul Palomero Bernardo, Sebastian Prebeck, and Muhammad Shafique
In Proceedings of the 2021 International Conference on Hardware/Software Codesign and System Synthesis, pages 11–20. Association for Computing Machinery, 2021.

2020

UltraTrail: A Configurable Ultra-Low Power TC-ResNet AI Accelerator for Efficient Keyword Spotting

by Paul Palomero Bernardo, Christoph Gerum, Adrian Frischknecht, Konstantin Lübeck, and Oliver Bringmann
In 2020 IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), pages 1-12, 2020.

Forschungsprojekte

OCEAN12

Scale4Edge

Lehre

Advanced Topics in Embedded Systems	Summer 2019
Chip-Design	Winter 2018 Winter 2019
Efficient Machine Learning in Hardware	Summer 2021 Summer 2022
Entwurf und Synthese Eingebetteter Systeme	Summer 2020 Summer 2021 Summer 2022
Forschungsprojekt: AB Eingebettete Systeme	Summer 2019 Winter 2019 Winter 2021 Winter 2022
Moderne Architekturen Eingebetteter Systeme	Winter 2018 Winter 2019 Winter 2020
Praktikum zu Chip-Design	Winter 2018 Winter 2019
Programmierprojekt: Smart IoT – Von der Idee bis zur Anwendung	Summer 2021
Proseminar: Moderne Architekturen Eingebetteter Systeme	Winter 2021
Teamprojekt: Sprachverarbeitung auf einer IoT-Plattform	Summer 2019 Summer 2020

Abschlussarbeiten

Abgeschlossene Abschlussarbeiten

Entwicklung eines Prototypen für die Sirenenpräsenzerkennung mit dem UltraTrail-Beschleuniger

Bachelorthesis

Verbesserung der Power-Modelle für UltraTrail

Bachelorthesis

Integration von statischem Loop-Tiling und Reordering in den KI-Rechenbeschleuniger UltraTrail

Masterthesis

Erweiterung von UltraTrail um applikationsspezifische Buffer

Bachelorthesis

Erweiterung von OFA in HANNAH um Grouped- und Depthwise-Separable-Convolutions

Masterthesis

Integration von on-the-fly Weight Generation in HANNAH

Bachelorthesis

Intergration von Huffman-Decoding und Clustering in UltraTrail

Masterthesis

Erweiterung von UltraTrail um digitale Signalverarbeitung für die Berechnung von MFCC-Features

Masterthesis

Verwendung von High-Level-Synthese zur Implementation von UltraTrail

Masterthesis

Erweiterung von HANNAH um Parameter-Kompressions mittels SVD, Huffman und Clustering

Masterthesis

Integration von Adderkernel in HANNAH und TC-Resnet

Bachelorthesis

Erweiterung von UltraTrail um digitale Signaturen mittels SHA-3 und EdDSA

Masterthesis

Extension of UltraTrail - a scalable and low power CNN accelerator

Master’s Thesis

Erweiterung von UltraTrail um Grouped-, Separated- und Sinc-Convolutions

Masterthesis

Programmierung von MFCCs und Beschleunigung mit SIMD- und DSP-Instruktionen der Xpulp-Befehlssatzerweiterung des RI5CY

Bachelorthesis

Entwicklung eines Hardwarebeschleunigers für Voice-Activity-Detection

Bachelorthesis

Refactoring und Synthese des superskalaren TÜRI5X-Prozessorkerns

Bachelorthesis

Erstellung eines Datensatzes mit Keywords und Hintergrundgeräuschen

Bachelor’s Thesis / Master’s Thesis / Student Research Project

Entwurf und Implementierung einer Cache-Architektur für den PULPissimo SoC

Bachelor’s Thesis / Master’s Thesis / Student Research Project

Implementation und Evaluierung der Minerva-Beschleunigerarchitektur für DNNs

Bachelor’s Thesis

Integration eines On-Chip CAN-Controllers in den PULPissimo SoC

Bachelor’s Thesis

Entwurf eines HyperParameter Exploration Tools (HPET)

Bachelor’s Thesis

Entwurf und Implementation eines Hardware-Beschleunigers für TC-ResNet8

Master’s Thesis

Integration fortgeschrittener Kompressionsalgorithmen durch den Neural Network Distiller von NervanaSystems

Bachelor’s Thesis

Entwicklung eines echtzeitfähigen Systems zur Transkription von Musik

Bachelor’s Thesis

Erweiterung des RI5CY-Prozessorkerns um dynamische Verfahren zur Sprungvorhersage

Bachelor’s Thesis

Entwurf und Implementation einer energie- und flächensparenden ALU für den RI5CY-Prozessorkern

Bachelor’s Thesis

Evaluation und Implementierung von Power-Management-Techniken in einem Risc-V-SoC

Master’s thesis

Erweiterung des RI5CY-Cores um eine Issue Pipeline-Stufe zur superskalaren Ausführung von Instruktionen

Bachelor’s Thesis

Aktuelles

Hardware Accelerator and Neural Network Co-Optimization for Ultra-Low-Power Audio Processing Devices

The paper “Hardware Accelerator and Neural Network Co-Optimization for Ultra-Low-Power Audio Processing Devices” has been accepted at the 25th Euromicro Conference on Digital System Design (DSD), pages 1-8, 2022. Keywords: Machine Learning, Neural Networks, AutoML, Neural Architecture Search

Scale4Edge - Skalierbare Infrastruktur für Edge-Computing

Neues BMBF-Projekt in der Informatik der Universität Tübingen zur Entwicklung und Bereitstellung eines Ökosystems für eine skalierbare und flexibel erweiterbare Edge-Computing-Plattform basierend auf der freien RISC-V-Instruktionssatzarchitektur.